Cette thèse porte sur la conception et le test des premiers circuits CMOS nanométriques auto-adaptatifs dédiés aux applications automobile, avionique et aérospatiale, sous environnement à fortes contraintes car ils sont soumis au compromis entre la vitesse (performance), la consommation (Low Power) et le vieillissement (Aging). Différents facteurs de variabilité (PVT) qui impactent les performances des circuits ont été étudiés ainsi que le vieillissement haute température sous polarisation négative (NBT), par porteurs chauds (HCD), et issus du claquage des diélectriques de grille (SBD), qui se traduisent par une variabilité temporelle progressive qui augmentent le taux d’apparition des erreurs au niveau circuits et système. Les profils de densité d’erreurs en fonction du taux d’activité et de la charge sous l’utilisation (workload) ont été étudiés dans un premier temps à travers les techniques statiques de compensation (S-AVS). L’incorporation de moniteurs in-situ a été effectuée par simulations et comparée aux mesures sur silicium, ce qui a permis d’adapter en temps réel le compromis en fréquence, consommation et variation du taux d’erreurs, qui ne s’est pas montré assez efficace de façon statique, en raison des limitations des marges d’utilisations. Ceci nous a conduits à poser les bases pour la gestion dynamique des performances et du vieillissement à travers une méthodologie auto-adaptative (PVTA) développée sur toute la chaîne de conception.

Des solutions innovantes ont donc été développées avec des boucles de régulations dynamiques pour optimiser la consommation des différents éléments (niveau design) et blocs (système), tout en garantissant leur bon fonctionnement. La validation des solutions a été obtenue étape par étape dans la chaîne de conception, en se concentrant tout d’abord sur la mise au point d’un 1er démonstrateur en technologie CMOS 40nm (M40) pour les applications automobiles de STMicroelectronics. Différentes manières d’anticipations des erreurs ont été comparées en retenant la détection de retard IS2M (à fenêtres temporelles ajustables) dans les chemins critiques comme la plus efficace pour les solutions d’optimisations, qui ont été affinées en fonction des profils d’usages (Slow, Typical et Fast) et des charges des multi cœurs. Une modélisation théorique des boucles de régulation a abouti à un outil de simulation basé sur des Chaines de Markov Discrètes en Temps (DTMC). Cette modélisation a été confrontée avec succès aux mesures silicium démontrant que les solutions retenues offraient un gain de réduction de la puissance consommée par 2 à performances et fiabilité égales.

Dans la dernière partie, la modélisation hiérarchique haut-niveau a été appliquée sur plusieurs systèmes/produits des nœuds CMOS FDSOI 28nm (28FD), afin de valider la pertinence de l’adaptation dynamique (D-ABB) en tensions d’alimentation et face arrière (VDD, VB) ainsi que la prédiction basée sur le vieillissement obtenu sur ces systèmes/produits sous tests HTOL temps réels. Ceci a permis de démontrer la validité de la méthodologie complète en arrivant à la prédiction statistique précise de la fiabilité intégrant toute la chaine de valeur en performance-consommation à l’aide des simulations avancées, en comparant aux données silicium obtenues sous conditions réelles sur cartes. Ces essais à plus longs termes ont permis d’affiner la sélection des meilleures approches D-ABB de la fiabilité en intégrant les aspects moniteurs, variabilité des process, suite de logiciels, et en étendant à l’utilisation d’algorithmes d’apprentissages statistiques (machine learning) avec gestion de la mémoire court et long termes. Ces travaux ont permis la validation des premiers produits FDSOI (28FD) de ST Microelectronics pour une optimisation auto-adaptative en temps réel de ces circuits dédiés aux applications à fortes contraintes.