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IPCEI Nano 2022
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Activités R&D

Date de début

01/01/2019

Date de fin

31/12/2022

Coût global du projet

5 Md€

Descriptif

Le projet nano 2022 est dans la continuité de nano 2017, mais les axes de recherche d’Yncréa Méditerranée sont d’établir la fiabilité des technologies CMOS 28FD-P28 et BiCMOS pour les applications digitales, mixtes et de moyenne puissance (smart power) afin d’obtenir des solutions pour gagner en résistance au vieillissement.

Ces améliorations sont réalisées par porteurs chauds/froids, et à haute température, la haute performance en fréquence, avec des tensions d’alimentation haute et basse tension (HV/LV), la basse consommation (LP) ainsi que pour la moyenne puissance des circuits AMS et analogiques (mode radio fréquence).

Objectifs

L’objectif d’Yncréa Méditerranée est d’effectuer l’optimisation des nouveaux circuits intégrés digitaux en technologies CMOS et BiCMOS. Les circuits et dispositifs testés sont dédiés aux applications digitales basses consommations (LP) à tension d’alimentation 0.65 à 1 V et les applications de moyenne puissance de tension d’alimentation 6V à 20 V en mode RF. L’étude est basée sur les innovations apportées dès les nœuds 28nm à 22nm FDSOI (grille métal et diélectriques high K) avec des diélectriques ultra mince (core) et épais (IO) ainsi que sur substrat silicium classique (CMOS 40nm à 28 nm LP) et à drain étendu EDMOS ou LDMOS (0.5µm à 1 µm). L’objectif est de garantir la durée de vie des dispositifs malgré l’augmentation des contraintes en température et la variabilité des réponses électriques pour les différents profils de missions en fonction de la qualité des process, selon les types d’applications et l’interaction des mécanismes de dégradation (vieillissement) en utilisation. Le second axe est l’extension des applications LP et smart power à des solutions adaptatives et/ou de compensations pour gagner en durée de vie des circuits mixtes utilisés pour les applications analogiques pour les marchés de ST comme l’automobile, le spatial, l’avionique et l’IoT.

Partenaire principal du projet

Partenaires du projet

CEA LETI, ADIXEN, CEA LIST, CEMES, CMP-GC, EXCICO-LASSE, IBM, ICCF, IEMN, III-V lab, IM2NP, IMS, INRIA, Institut d’Optique, LAAS, Lab STICC, Magillem, Paris TECH, Université Nice Sophia, UPS-IEF-Paris Sud

Principaux enseignants-chercheurs impliqués

Alain BRAVAIX

Alain BRAVAIX

Responsable d'activité - HDR

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Directeur du projet

Hugo PITARD

Hugo PITARD

Doctorant

Plus de détails

Description des travaux :

Axe 1 : Extension des applications du 28nm FDSOI – C40 (silicium bulk)

La fiabilité des technologies FDSOI et M40 est à déterminer en fonction des différentes sources de variabilité à to (locale et globale) et de la variabilité temporelle qui se traduit par l’augmentation de la dégradation des dispositifs et cellules avec la température, les boosts en tensions d’alimentations (VDD à VDDmax) pour les cœurs et les IOs. L’objectif est de quantifier les plus fortes réductions de durée de vie en fonction des nœuds technologiques, de la tension d’utilisation VDD et des drops maximums en utilisation réelle VDDmax, en fonction du design en longueur (et largeur) nominale LG (WG) et de la nature (HKMG, SiON, SiO2) et l’épaisseur (Tox ) du diélectrique de grille (architecture, qualité des espaceurs, résistance d’accès). Ceci sera réalisé pour cet axe suivant les types d’applications et profils de missions (Automotive, Spatial, Avionics et IoT) c’est-à-dire pour le domaine de la basse tension LV (GO1 : VDD= 0.65V à 1V) et la haute tension HV (GO2 : VDD= 3.3 à 4.8 V) typiques des applications ULP à LP. Des solutions seront proposées à tous les niveaux de conception pour améliorer les modèles prédictifs de dégradations accélérées en fonction des mécanismes de dégradation et de la dégradation permanente/recouvrable au cours des cycles de fonctionnement. Un autre sujet important sera de trouver des solutions possibles pour réduire, compenser ou adapter les dispositifs et circuits, dans le but d’étendre leur durée de vie pour les deux types d’utilisations en fonctionnement digital pour les technologies CMOS 28nm FDSOI (28FD ou P28) et sur silicium bulk 100nm (C40-i140).

Les principales étapes de cet axe consistent à développer les études sur :

(1) la détermination de la durée de vie des dispositifs et circuits élémentaires entre les basses tensions et tension maximum d’utilisation (VDDmax) et de déterminer l’impact sur les marges de fonctionnement en fonction des structures et des géométries et l’architecture (design et layout).

(2) la modélisation de l’interaction des mécanismes de dégradation entre les différents modes de porteurs chauds HC (DC-AC) avec la dégradation en température BTI, et les domaines de relaxation (HC + BTI) entre la basse et haute tension dans les cœurs logiques et les dispositifs d’entrée-sortie (IO).

(3) l’interaction des mécanismes de dégradation (HC, BTI) avec les irradiations naturelles en fonction des doses, ce point pouvant aller jusqu’à déterminer l’influence éventuelle du self-heating en fonction des géométries et architectures pour les aspects thermiques.

Le but de cet axe est d’établir une modélisation précise qui permette de distinguer les mécanismes pires cas de dégradation LV-HV et le ratio de dégradation permanente vs. recouvrable propre au fonctionnement des différentes familles de dispositifs en utilisations (AC-DC) réelles en fonction de leur géométrie, architecture et process, et de l’impact à moyen terme et long terme sur la durée de vie des circuits élémentaires avec l’augmentation des contraintes environnementales en température et sous irradiations naturelles. 

Axe 2 : Fiabilité des technologies BiCMOS (N- et P- EDMOS)

L’objectif de cet axe est d’obtenir la sensibilité au vieillissement et au claquage des dispositifs soumis aux porteurs chauds et à la haute température, ainsi qu’aux drops en tension pour les dispositifs et circuits mixtes CMOS et BiCMOS, c’est-à-dire pour une large gamme en température (80-150°C). Ceci vise la fiabilité des différents types d’applications (Automotive, Avionics, IoT) jusqu’au domaine de la moyenne puissance (smart power) pour les applications mixtes et analogiques qui requièrent un haut niveau de stabilité, dédiées à un fonctionnement sécurisé selon la norme ISO 26262. L’influence des topologies et dimensionnements ainsi que l’effet de la variabilité sont primordiaux pour les circuits mixtes. Ceci nécessitera de quantifier la dispersion des réponses en fréquence et des paramètres nominaux au niveau transistors et cellules, qui est dépendante de la qualité process (à to) mais également de la variabilité temporelle due aux dégradations HC et NBTI (PBTI) et d’auto-échauffement (SH), éventuellement impliqués jusqu’au claquage des diélectriques et jonctions de source et drain, qui sont intrinsèquement dépendant des cycles de polarisations sous accélération DC et sous drops de tensions AC.

(1) Etude de la dégradation dans les dispositifs haute tension (VDD = 6 à 10 V) N- et P- EDMOS afin de décorréler précisément les effets des différents mécanismes (états d’interface DNIT, piégeage DNot, dépiégeage DNot) et le type de défauts (permanent vs. recouvrable) sur les différents paramètres liés aux performances en analogique (ION/IOff, Gm/IDS(Lin-Sat), Gd(Lin-Sat), So, Av, Rout, PIn/POut).

(2) Modélisation de la dégradation en mode On et Off et en fonction des structures N- et P- EDMOS (LWell/Leff, LSpacer, Lovlp, Lcontact) Fig.A1 et de leur géométrie (LG, WG) nominale, incluant les effets de la tension (VDD à VDDmax) et de la température au niveau transistors et cellules, jusqu’aux circuits élémentaires (montage cascode, amplification différentielle, faible bruit). Prise en compte de la variabilité toet due au vieillissement en fonction des modes opératoires.

(3) Détermination de la dégradation et sensibilité des dispositifs en mode analogique par les mesures de bruit en 1/f et de bruit RTN sur les petites géométries pour la détermination de la densité des pièges, leur réponse en fréquence et leur impact en termes de signal sur bruit.

Fig.A1: Schématique de la structure des transistors N-EDMOS utilizes pour les applications moyenne puissance avec zone de drain étendue (NDrift zone), une zone d’accumulation sur caisson N en série avec le canal N sur caisson Pl. L’épaisseur de l’oxyde de grille (SiO2) est Tox= 2.3nm (GO1) et 8.5nm (GO2) [4]. (b) Tracés de durée de vie entre différentes technologies N-channel MOSFETs (H5-H6) et EDMOS 0.5µm en accord au mode de dégradation de porteurs chauds à haute énergie entre le standard CMOS Si-bulk: (¨) LG= 0.5µm, Tox= 12nm, VDD= 5V, () LG= 0.35µm, Tox= 7nm, VDD= 3.3V comparé à la technlogie EDMOS avec LG=0.5µm, VDD= 6V: (▲) GO1 and (▲) GO2 canal N. Le critère de mesure est 10% de réduction du courant linéaire IDlin(Vdm, Vgm) [4].

Résultats obtenus

Cette étude a démarré sur l’études performances et robustesse de la technologie haute tension (HV) dédiée aux applications RF en déterminant les conditins de tensions pire-cas de l’enclenchement de la dégradation porteurs chauds (HC) dans les transistors à drian étendu (EDMOS) cannal N de longueur LG= 0.5µm fabriqués au départ pour une tension d’alimentation VDD= 10V. Cette technologie est fabriquée avec une diélectrique de grille ultra mince pour les cœurs (2.3nm) et un oxyde épais (8.5nm) pour les dispositifs d’entrée-sortie (IO). L’optimisation en performance et effet thermique a contraint de réduire les tensions de fonctionnement à VDDmax= 6.6V operation (VDDnom= 6V) et utiliser un intervalle limité entre VGS et VGmax = 1.32V and 4.8V respectivement. Nous avons montré que le claquage franc (HBD) est un critère sensibe pour ces technologues utilisées en switch comme en puissance, et cela dès le mode Off (VGS= 0) en allant vers le régime porteurs chauds (VG pulsé) dans les faibles intervalles de VGS stress, particulièrement dans ces oxydes de grille de 2.3nm d’épaisseur en SiO2 où le champ électrique est suffisament fort pour générer un pic d’injection de trous chauds de la région de recouvrement grille-drain qui s’étend vers la grille, au-dessus du canal, à partie de la zone de drift. Les résultats HC ont montré un fort effet d’augmentation de la résistance série (RON) qui résulte d’un effet combiné du piégeage de trous chauds dans l’oxyde de grille (et de passivation) et de l’augmentation des états d’interface (DNIT) qui prennent le rôle dominant aux temps longs de stress, masquant à long terme l’effet du piégeage de trous qui entraine une réduction de la longueur effective du canal (aux temps courts de stress). Nous avons montré que cette implication des trous chauds pouvait conduire sous mode porteurs chauds (HC) au claquage france du diélectrique et à la perte de la fonctionalité du dispositif, dès les tensions VGS= VTH et VGmax ce qui affaiblit la structure des transistors, même avec un drain étendu qui reporte le pic de champ électrique latéral en dehors du canal.

L’utilisation des conditions pour l’injection de trous en mode progressif HC nous a permis d’obtenir les lois d’accélération en champ électrique et de poser un critère d’anticipation pour la détection du claquage franc et la détermination de la durée des transistors EDMOS canal N. Nous avons montré que l’on obtient le même facteur d’accélération entre les modes On et Off en fonction cette fois d’une loi de puissance proportionnelle à (VGS– VDS). Ceci permet de souligner les domaines de sécurité en tension pour prédire la durée de vie effective en mode AC déduite des calculs quasi-statiques pour les formes de signaux des applications RF et en commutateur. Ainsi, les calculs quasi-statiques effectués conjointement aux simulations ELDO, sont basés sur une variation de 1% de la résisrance RON pour prévenir du claquage pour le fonctionement en classe E (et class A) pour les amplificateurs RF fonctionant à 1.8GHz. De la même façon, utilisant le taux de dégradation et la fonction vieillissement basée sur l’ensemble des mécanismes impliqués dans le NEDMOS, permet d’appliquer cette technique à n’importe quelle forme de signaux et de comparer aux résultats AC expérimentaux qui sont tout d’abord effectués à basse fréquence.

En 2020, nous avons terminé l’acquisition des nouveaux équipements (B1525, B1530) sur l’analyseur B1500 pour monter un nouveau banc d’expérimentation (Fig.A2) pour tester les circuits RF à haute tension (smart power) de technologie EDMOS-LDMOS à la fois sur wafer et en boitier. Nous avons étudié la fiabilité de la technologie N- et P- LDMOS. Le développement de nouvelles techniques de mesures sur le nouveau banc va permettre d’enchainer les phases de mesures rapides (technologie LP) et les stress basse (C40-28FD – 22FD) ou haute tensions (H9A).

Fig.A2 : Banc de caractérisations électriques 300mm Karl Susse en configuration de mesures rapides WGFMU (Waveform Generator Fast Measurement Unit) sur la technologie 28FD.

Nous avons finalisé le montage du banc expérimental (B1525, B1530) sur le prober 300 mm pour permuter les types de stress haute/basse tension et DC/AC pour les technologies 40LP-28LP et H9A ce qui nous permet de développer une large gamme de type de stress et mesures (ultra fast measurements) pour valider la durée de vie et analyser l’interaction des mécanismes de génération de défauts AC-DC en fonction des structures et topologies (process) de ces technologies.

Publications sur la période

Les résultats des deux premières années du projet nano 2022 ont permis d’effectuer des publications aux principales conférences IEEE internationales à l’IRPS, l’ESREF ainsi que des articles dans le journal Microelectronics Reliability. Ils ont porté principalement sur la fiabilité des technologies EDMOS – LDMOS pour les applications smart-power.

Journaux

[1.] Li S., Bravaix A., Kussener E., Ney D., Federspiel X., Cacho F., « Hot-Carrier Degradation in P- and N- Channel EDMOS for Smart Power Application », Microelectronics Reliability, Vol. 114, pp. 113811-6, 2020.
Doi.org /10.1016/j.microrel.2020.113811

[2.] Garba-Seybou T., Bravaix A., Federspiel X., , Cacho F.,  » Modeling HCD interaction between On and Off modes for 28nm FDSOI used for AC RF applications », Microelectronics Reliability, Vol. 126, pp. 114342, 1-6, 2021.
Doi : 10.1016/j.microrel.2021.114342

Conférences internationales IEEE

[3.] Diouf C., Guitard N., Rafik M., Federspiel X., Bravaix A., Martinez J. J., Muller D., Roy D., « Process optimization for HCI improvement in I/O analog devices », in IEEE International Reliability Physics Symposium, (IRPS), 3B.1-1, 3B.1-6, 2019.
Doi: 10.1109/IRPS.2019.8720544

[4.] Bravaix A., Kussener E., Ney D., Federspiel X., Cacho F., « Hot-Carrier induced Breakdown events fromOff to On mode in NEDMOS », in IEEE International Reliability Physics Symposium, (IRPS), 3A4-1, 3A4-6, 2020.
Doi: 10.1109/IRPS45951.2020.9129214

[5.] Li S., Bravaix A., Kussener E., Ney D., Federspiel X., Cacho F.,  » Hot-Carrier Degradation in P- and N- Channel EDMOS for Smart Power Application », 31th European Symposium Reliability on Electron Devices, Failure Physics and Analysis (ESREF) Conf., pp. 1-6, 2020.
Doi.org/10.1016/j.microrel.2020.113811

[6.] Garba Seybou T., Federspiel X., Bravaix A., Cacho F.,  » Analysis of the interactions of HCD under “On” and “Off” state modes for 28nm FDSOI AC RF modelling », in IEEE International Reliability Physics Symposium, (IRPS), P31-1-6, 2021.
Doi: 10.1109/IRPS46558.2021.9405214

[7.] Garba-Seybou T., Federspiel X., A. Bravaix, Cacho F.,  » Modeling HCD interaction between On and Off modes for 28nm FDSOI used for AC RF applications », in 32th European Symposium Reliability on Electron Devices, Failure Physics and Analysis (ESREF) Conf., pp. 1-6, 2021.
Doi: 10.1016/j.microrel.2021.114342

[8.] Garba-Seybou T., Federspiel X., Bravaix A., Cacho F.,  » New Modelling Off-state TDDB for 130nm to 28nm CMOS nodes », to be published in IEEE International Reliability Physics Symposium, (IRPS), pp1-8, 2022.
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