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IPCEI Nano 2017
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Activités R&D

Date de début

01/09/2014

Date de fin

31/12/2017

Coût global du projet

2 Md€

Descriptif

La microélectronique est un secteur où les progrès technologiques sont très rapides en raison de la mise au point, tous les 18 à 24 mois, de technologies toujours plus intégrées entrainant l’arrivée sur le marché, tous les six mois, de nouvelles générations de produits et la baisse continue des coûts de production. Les étapes successives de cette évolution sont qualifiées de « nœuds technologiques » et désignées par leur dimension caractéristique, soit actuellement 32/28nm en industrialisation et développement d’options, 22/20nm en R&D industrielle, 10nm en phase de recherche avancée avec les premières études du 7 et du 5 nm dans les laboratoires fondamentaux.

Deux technologies permettent actuellement d’aller au-delà du 28nm : la technologie FinFET, issue des laboratoires de la Darpa, aux Etats-Unis, industrialisée pour la première fois par Intel (dès le 22nm) puis par TSMC d’une part jusqu’à 14nm, et la technologie FDSOI (« Fully Depleted Silicon On Insulator » ), dont les performances et la potentialité à remplacer les transistors CMOS sur substrats massifs (Si-Bulk) pour le nœud technologique 28nm ont été démontrées dans le cadre de l’alliance ISDA avec IBM et du projet Nano 2012, et dont le développement au-delà du 28nm est au cœur du programme Nano 2017 d’autre part. Nano 2017 ambitionne de repositionner la technologie FDSOI comme alternative à la technologique FinFET sur le marché mondial avec ST Microelectronics qui représente le principal leader sur le marché.

Objectifs

L’ISEN a participé aux développements des procédures de tests des circuits digitaux avancés l’optimisation avancée des performances et la fiabilité de ces dernières filières CMOS au laboratoire de l’ISEN-Toulon, sur le banc de caractérisations électriques (Prober Karl Susse 300mm). Ceci a permis d’établir leur robustesse au vieillissement accéléré en développant de nouveaux modèles de durée pour ces dispositifs et circuits élémentaires sous mécanisme porteurs (HC), à haute température (BTI) et sur leur sensibilité au claquage doux et franc (Breakdown). La comparaison a été effectuée entre les nœuds CMOS M40 et 28nm sur silicium bulk et 28nm-22nm FDSOI qui présentaient de nouveaux procédés et empilement de grille de type metal/High-K/SiON sur UTBB (Ultra Thin Bulk Biased) avec ground plane (commande face arrière en double grille) et multidiffusions de source/drain.

Partenaire principal du projet

Partenaires du projet

CEA LETI, ADIXEN, CEA LIST, CEMES, CMP-GC, EXCICO-LASSE, IBM, ICCF, IEMN, III-V lab, IM2NP, IMS, INRIA, Institut d’Optique, LAAS, Lab STICC, Magillem, Paris TECH, Université Nice Sophia, UPS-IEF-Paris Sud

Principaux enseignants-chercheurs impliqués

Alain BRAVAIX

Alain BRAVAIX

Responsable d'activité - HDR

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Directeur du projet

Doctorants :

  • Marine Saliva (CIFRE ST Crolles)
  • Damien Angot (CIFRE St Crolles)
  • Cheikh Ndiaye (CIFRE ST Crolles)
  • Wafa Arfaoui (CIFRE ST Crolles)

Plus de détails

La première partie du projet a consisté à déterminer l’influence process des technologies FDSOI 28nm (grille HKMG) et M40 (Grille PolySi/SiON) sur silicium bulk sur les principaux mécanismes intrinsèques de dégradations que sont le BTI , le HC, le SBD et HBD. Ceci a permis d’obtenir les premiers jeux de paramètres impliqués dans la modélisation temporelle de leur l’impact effectif pour les applications basse consommation et haute vitesse de ces technologies digitales. Dans un deuxième temps, nous avons prévu les spécifications de cartes de tests pour tester des circuits en boitier composés de différents types de cellules et de circuits dans ces technologies.

La seconde partie a permis de développer les tests en temps réels à partir de profils de missions caractéristiques des applications automotive pour l’analyse de la réduction des performances sous ambiance contrôlée pour la technologie FDSOI 28nm (Fig.A1). Initialement, des cartes architecturées autour de microcontrôleur de ST et de FPGA devaient permettre de tester en temps réel à haute température (HTOL) la technologie de ST. Cependant, les processeurs n’étant pas sortis à temps de fonderie (tape out) sur la durée du projet, nous sommes restés au niveau wafer-level sur transistor, cellules et circuits élémentaires, afin de modifier les modèles de vieillissement en fonction des paramètres technologiques (LP28 vs. 28FD) de les comparer aux résultats dynamiques pour les pire-cas de dégradation en fonctionnement réalistes, suivant les différents profils de missions. La même méthodologie a été appliquée pour les circuits de type M40 composés de diélectrique de grille SiON d’épaisseur 1.7nm pour déterminer l’impact sue la durée de vie.

La troisième partie a permis de valider la méthodologie pour les technologies haute performance FDSOI 28nm et basse consommation M40 entre les modèles de dégradation, mais au niveau des transistors aux circuits élémentaires, comme les oscillateurs en anneau, les portes logiques inverseurs NAND et NOR en lien aux résultats de simulations (RTL, Ring Oscillators, portes logiques). Nous avons déterminé les effets en temps réel des mécanismes BTI, HC ou du claquage soft ainsi que l’importance des effets de relaxation dus à la partie recouvrables des défauts générés dans ces oxydes de grille minces. L’étude en régime dynamique a donné lieu à des tests spécifiques sur cellules en fonction du nombre de portes et des dépendances en fréquence en fonction de la forme des signaux, donc du nombre de périodes stressantes (Fig.A2) vus par les dispositifs, et notamment en termes de proportion de défauts permanents par rapport aux défauts recouvrables en fonction de la forme des signaux.

Fig.A1 : (a) Stucture d’une cellule CMOS de technologie 28FD ave la gamme d’utilisation de la tension de bulk (boy bias) en mode directe et inverse. (b) Evolution des différenes contributions en puissance DC et AC de cette technologie entre a température ambiante et les hautes températures (125°C).

Résultats obtenus

Cette étude a concerné les tests de vieillissement effectués sur la filière CMOS 28FD sur des dispositifs de longueur LG= 38nm à 20nm (WG= 1 à 10μm) [1, 2]. L’accent a été mis sur les modes de wearout fortement accélérés à température ambiante, comme la dégradation par porteurs chauds (HC), et fortement activés à haute température de type Negative Bias Température (NBT). Les dépendances en polarisations pire cas, pour les derniers process qui ont subi les étapes d’oxydation rapide RTO (et recuits spike RTA) ont été utilisés sous contraintes DC, puis la comparaison aux stress AC a permis d’établir sur cellules les effets de la fréquence d’utilisation, l’activité, du rapport cyclique dans les chaînes d’inverseurs et de buffers (Fig.A2). Une attention particulière a été portée à l’effet de la tension substrat VB en polarisation inverse et directe (RBB et FBB) pour les modes de caractérisation et de stress [3, 4], étant donné son utilisation pour les circuits auto-adaptatifs en mode dynamique (D-ABB) [5-9] pour la mise au point de la méthodologie en fonction des moniteurs (PVTA) [10]. Une technique d’extraction et de modélisation de la valeur de la tension VB-FBB, requise pour la compensation de la dégradation HC et NBT, a été développée en fonction du suivi des caractéristiques en courant et de l’application de l’effet body (strictes linéarités de dVTh et dIDS en fonction de VB) qui permettent de calculer et comparer à l’extraction expérimentale [8]. Ainsi, nous avons pu obtenir les valeurs de VB nécessaires à la neutralisation de la dégradation HC (comme NBT), une fois les caractéristiques obtenues avant et après stress (pour les températures considérées) conduisant à une technique de guérison appliquée à la technologie nanométrique FDSOI (28-20 nm) [2, 9].

Fig.A2 : (a) DDelay par porte d’une chaîne d’inverseurs stressée à 125°C pour VDD= 1.8V et pour différentes fréquences d’utilisation, comparé aux stress DC (FDSOI HKMG, LG= 30nm, WN/WP = 0.4µm/0.6µm). (b)Décalage dans le fréquence de fonctionnement pour quatre types de cellules digitales basées ur les inverseurs, des multiplexeurs, des portes NAND et NOR stressées sous conditions AC et DC à 125°C. [8]

Publications sur la période

Les résultats ont été valorisés par des publications à des conférences IEEE internationales à l’IRPS, l’ESREF, l’IIRW, l’IOLTS ainsi que des articles dans le journal Microelectronics Reliability. Ils ont porté principalement sur l’adaptation des modèles de dégradations HC et BTI en distinguant l’interaction entre les mécanismes, ainsi que la possibilité de guérison totale ou partielle avec la neutralisation d’un type défauts dans les transistors (injections électrons/trous du drain vers la grille) et l’effet de la tension de substrat en mode direct (FWD) pour la compensation par effet sensing.

Journaux

[1.] C. Ndiaye, V. Huard, X. Federspiel, F. Cacho, A. Bravaix, « Performance vs. Reliability Adaptive Body Bias Scheme in 28nm & 14nm UTBB FDSOI nodes », Microelectronics Reliab., Vol.64, pp. 158-162, Sept. 2016.
doi.org /10.1016/j.microrel.2016.07.085

[2.] A. Bravaix, , F. Cacho, X. Federspiel, C. Ndiaye, S. Mhira, V. Huard, « Potentiality of Healing Techniques in Hot-Carrier Damaged 28nm FDSOI CMOS nodes », Microelectronics Reliab., Vol.64, pp.163-167, Sept. 2016.
 doi.org /10.1016/j.microrel.2016.07.092

[3.] C. Ndiaye, V. Huard, X. Federspiel, F. Cacho, A. Bravaix, « Performance vs. Reliability Adaptive Body Bias Scheme in 28nm & 14nm UTBB FDSOI nodes », Microelectronics Reliab., Vol.64, pp. 158-162, Sept. 2016.
doi.org /10.1016/j.microrel.2016.07.085 

Conférences internationales IEEE

[4.] Angot D., Huard V., Quoirin M., Federspiel X., Haendler S., Saliva M., Bravaix A., « The impact of high Vth drifts tail and real workloads on SRAM reliability », IEEE Int. Reliability Phys. Symp., CA.10.1 – CA10-6, 2014.
Doi: 10.1109/IRPS.2014.6861126 

[5.] Arfaoui W.; Federspiel X.; Bravaix A.; Mora P.; Cros A.; Roy D.,  » Application of compact HCI model to prediction of process effect in 28FDSOI technology », IEEE International Integrated Reliability Workshop Final Report (IIRW), pp. 69-72, 2014.
Doi: 10.1109/IIRW.2014.7049513

[6.] Arfaoui W., Federspiel X.; Mora P.; Monsieur F.; Cacho F.; Roy D.; Bravaix A.,  » Energy-driven Hot-Carrier model in advanced nodes », IEEE Int. Reliability Phys. Symp., XT.12.1 – XT.12.5, 2014.
Doi: 10.1109/IRPS.2014.6861189

[7.] Saliva M., Cacho F., Ndiaye C., Huard V., Angot D., Bravaix A., Anghel L., « Impact of Gate Oxide Breakdown in Logic Gates from 28nm FDSOI CMOS technology », IEEE International Reliability Physics Symposium (IRPS), pp. CA.4.1 – CA.4.6, 2015.
Doi: 10.1109/IRPS.2015.7112782

[8.] Bravaix A., Saliva M., Cacho F., Federspiel X., Ndiaye C., Mhira S., Kussener E., Pauly E. Huard V., « Hot-Carrier and BTI Damage Distinction for High Performance Digital Application in 28nm FDSOI and 28nm LP CMOS nodes », IEEE International Symposium on On-Line Testing and Robust System Design (IOLTS), (San Feliu) pp.78-82, 2016.
Doi: 10.1109/IOLTS.2016.7604669

[9.] Bravaix A., Mhira S., Huard V., « FDSOI CMOS Technologies: New Resilient Digital Circuits Based on Adaptive Voltage Scaling for IoT Devices hardened against Variability and Aging », BIT’s 7th Annual World Congress of nano Science & Technology, p. 32; 2017.

Best paper and Tutorial

[10.] Saliva M., Cacho F., Huard V., Federspiel X., Angot D., Benhassain A., Bravaix A., Anghel L., « Digital circuits reliability with in-situ monitors in 28nm fully depleted SOI », Best Paper of Design, Automation & Test in Europe Conference & Exhibition (DATE), pp. 441 – 446, 2015.
Doi: 10.7873/DATE.2015.0238

[11.] Bravaix A., « Hot-Carrier to Cold-Carrier Issues in nanoscale CMOS nodes: from Energy Driven to Multiple Particle regime », IEEE International Reliability Physics Symposium, Tutorial, Hyatt Regency Monterey Resort, USA, Sunday june 01 (Hawaï), 2014.