CATRENE
CATRENE Resist
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Activités R&D

Date de début

01/09/2014

Date de fin

21/12/2017

Coût global du projet

12,5 M€

Descriptif

Les systèmes électroniques des voitures et des avions deviennent de plus en plus sophistiqués et nécessitent toujours plus d’intégration et de performances. Cependant, l’utilisation de technologies fortement intégrées compromet la fiabilité, la sécurité et la durée de vie des systèmes. Il faut donc de nouvelles approches et solutions de design qui prennent en compte ce besoin de fiabilité.

Le projet RESIST vise ces méthodes de design ainsi que des méthodes d’adaptation en temps réel pour la prochaine génération de systèmes électroniques durcis, résistants et adaptatifs pour en particulier l’automobile, l’avionique et l’aérospatial. RESIST se concentre sur la fiabilité, la résilience, le coût et la qualité des circuits à base de semi-conducteurs.

Objectifs

L’ISEN a participé à la conception et au test de circuits digitaux auto-adaptatifs en incorporant les critères de fiabilité sur l’emploi des technologies (Si-bulk) CMOS 40nm à 28nm et 28nm FDSOI.

  • Des durées de vies supérieures à 25 ans pour les systèmes embarqués
  • 20% d’intégration de composants en plus pour le même niveau de fiabilité
  • Des coûts de test inférieurs à 30%
  • Développement d’un système d’alerte par surveillance de la santé des systèmes

Partenaire principal du projet

Partenaires du projet

Principaux enseignants-chercheurs impliqués

Alain BRAVAIX

Alain BRAVAIX

Responsable d'activité - HDR

$

Directeur du projet

Doctorantes :

  • Souhir Mhira (CIFRE ST Crolles)
  • Marine Saliva (CIFRE ST Crolles)

Plus de détails

Le projet CATRENE-RESIST a porté sur la gestion statique et dynamique de la fiabilité électrique des circuits CMOS (M40, LP28 et 28FD) sous conditions réelles d’utilisations pour les applications à fortes contraintes environnementales (Automobile, Avionique et spatial).

La continuité de l’intégration des circuits intégrés fait face à de nombreux enjeux tant au niveau de leur fabrication (finesse de la gravure), de la variabilité locale et globale des dispositifs à l’échelle nanométrique qui engendrent une dispersion importante des réponses électriques. Il est donc apparu comme primordial ces dernières années de concevoir une nouvelle génération plus robuste de circuits CMOS auto-adaptatifs, dédiés aux applications à plus fortes contraintes (tension, température, puissance) comme l’automobile, l’avionique et le spatial.

Les transistors et circuits sont soumis au compromis entre la vitesse (performance), la consommation (basse à très basse) et le vieillissement (Aging) en fonctionnement, qui deviennent très difficiles à concilier pour un profil de mission/application visant une durée de vie du produit. L’ISEN participe depuis ces 20 dernières années à l’incorporation de la fiabilité dans la hiérarchie (« bottom-up ») de conception des circuits, basée sur les principaux mécanismes de dégradations responsables de l’usure et de la défaillance (progressive ou bien soudaine) des produits.

Fig.A1 :(a) Architecture du démonstrateur Sylvester M40 (quad core 32 bits CPU)incorporant des moniteurs in-situ à détection de retard, des capteurs de température et de tensions, deux microcontrôleurs, un décodeur BCH de correction d’erreurs utilisés pour localiser et dénombrer les pré-erreurs dans les chemins critiques. (b) Démonstrateur sur carte du principe d’adaptation par une approche cognitive de type Adaptive Resonant Theory (ART) par la gestion des résultats des boucles de compensations, pour rendre le choix d’enclenchement des décisions le plus pertinent possible et adapté à toutes les situations en fonction des conditions expérimentales (V, T) et des probabilités d’apparitions des pré-erreurs (PFlag), par le stockage de toutes les configurations à court terme et long terme.

Ceux-ci peuvent se traiter, comme les différents facteurs de variabilité (PVT) à to (circuits sortis de fonderie) qui impactent les performances des circuits, à travers le vieillissement à haute température sous polarisation négative, par injections de porteurs chauds, et issu du claquage des diélectriques de grille ultra-minces dans les transistors. Cela a pour conséquence de se traduire par une variabilité temporelle progressive qui augmentent le taux d‘apparition des erreurs au niveau circuit et système qu’il est impératif de gérer au niveau hardware et software afin d’éviter la réduction des performances puis la défaillance (totale ou partielle) du circuit [1-5]. Le principe est de suivre au plus près les conditions réelles d’utilisation (V, T) à l’aide de moniteurs in-situ, de capteurs en température et de blocs de correction d’erreurs, contrôlés par des boucles d’algorithmes d’apprentissage (et le stockage des données), afin d’appliquer une compensation en tension (VDD, VB) en mode statique et dynamique (temps réel) pour réduire la densité d’erreurs en fonction du taux d’activité (la charge, ton/ toff), le niveau de puissance requis et la température. Ceci permet de garantir le bon fonctionnement en fréquence pour le maintien d’un niveau de puissance, et finalement d’étendre significativement la durée de vie du circuit (produit). Ces travaux ont permis la validation des premiers produits 28nm Si-Bulk et FDSOI 28nm de ST Microelectronics pour une optimisation auto-adaptative en temps réel des circuits dédiés aux applications automobiles.

Résultats obtenus

L’ISEN a travaillé sur le déploiement de méthodologies de tests électriques sur transistors nanométriques de technologies M40, LP28 et 28FD, de cellules digitales et circuits CMOS élémentaires ainsi qu’à l’encadrement des travaux de doctorantes Souhir Mhira et Marine Saliva. L’objectif principal a été de renforcer la robustesse des circuits soumis à de fortes contraintes environnementales (T, V, I, P) en fonctionnement. Les protocoles de suivis/stockage des paramètres et la métholologie d’anticipation du vieillissement (modélisation prédictive, fénêtre de détection des retards dans les chemins critiques) ont permis de développer les algorithmes d’autoadaptation (gestion dynamique) en compromis performance en vitesse vs. consommation faisant face au vieillssement des circuits (Fig.A1), pour garantir leur durée de vie en fonctionnement dynamique. L’étude a permis de réaliser une chaîne complète de validation par le process, design et les tests, ce qui permet malgré la variabilité process (dispersion des réponses électriques dû aux étapes de fabrication à l’échelle nanométrique), de compenser en temps réel la dérive progressive de ces critères (vieillissement) et étendre la durée de vie des circuits pour les applications à fortes contraintes comme l’automobile [3-7].

Fig.A2 : (a) Mesure de la loi de distribution de la différence de la tension de fonctionnement par rapport à la cible d’un processeur AR53 (1GHz), translatée par le gain apporté par la compensation effectuée par le générateur de tension en body bias (BBcomp) et par la compensation du vieillissement en temps réel, ce qui porte à 23% l’amélioration en vitesse sur processeur AR53 [14]. (b) La méthodologie permet d’atteindre 74% d’amélioration en énergie en combinant la compensation par l’effet body bias, la variabilité to (PVT) et la compensation du viellissement, montrant de meilleures performances en gain d’énergie en comparaison aux génération FinFETs (FF) de dernières générations, tout en garantissant une excellente robustesse ( < 1 ppm) et la sécurité pour l’utilisation automobile [11-14].

Plusieurs prototypes ont permis de faire évoluer la méthodologie sur démonstrateur avec au départ le choix des moniteurs in-situ (sur M40), l’adaptation DC des performances sur la variabilité process (28LP), puis la gestion dynamique des trois critères pré-cités (FD28) qui sur cette technologie a été mise au point sur le démonstrateur final du projet RESIST (Fig.A2), pour valider la technique  d’auto-adaptation au niveau système (SoC) des IPs en fonctionnement [11-14], à l’aide de l’adaptation de type ABB (Adaptive Body Bias) qui dans la technologie FDSOI, opère sur transistors pilotés en double grille de commande avec une marge de compensation plus importante que pour les technologies sur silicium bulk.

Publications sur la période

Les résultats ont été valorisés par des publications internationales à l’IRPS, l’ESREF, ITC, DATE, WCNS et des tutorials (IRPS, ESREF) ainsi que des articles dans le journal Microelectronics Reliability. Ils ont amené la communauté scientifique et industrielle a un intérêt croissant pour ces nouveaux types de circuits auto-adaptatifs CMOS (28FD), prémonitoires de l’angouement actuel sur l’incorporation de l’IA au niveau système, en permettant la validation de circuits plus robustes pour les applications automobile, avionique et aérospatiale. Ces travaux ont été récompensés par un Outstanding paper + 1 Best paper (IRPS 2017), un Best Paper (ITC Inde), puis un papier invité (ITC-USA). (liste ci-dessous)

Journaux

[1.] A. Bravaix, , F. Cacho, X. Federspiel, C. Ndiaye, S. Mhira, V. Huard, « Potentiality of Healing Techniques in Hot-Carrier Damaged 28nm FDSOI CMOS nodes », Microelectronics Reliab., Vol.64, pp.163-167, Sept. 2016.
doi.org /10.1016/j.microrel.2016.07.092

[2.]  V. Huard, S. Mhira, A. Bravaix, F. Cacho, « Enabling robust automotive electronic components in advanced CMOS nodes », Microelectronics Reliab., Vol. 76-77, pp. 13-24, 2017.
doi.org/10.1016/j.microrel.2017.07.064

Conférences internationales IEEE

[3.] Saliva M., Cacho F., Ndiaye C., Huard V., Angot D., Bravaix A., Anghel L., « Impact of Gate Oxide Breakdown in Logic Gates from 28nm FDSOI CMOS technology », IEEE International Reliability Physics Symposium (IRPS), pp. CA.4.1 – CA.4.6, 2015.
Doi: 10.1109/IRPS.2015.7112782

[4.] Saliva M., Cacho F., Huard V., Federspiel X., Angot D., Benhassain A., Bravaix A., Anghel L., « Digital circuits reliability with in-situ monitors in 28nm fully depleted SOI »,
Best Paper of Design, Automation & Test in Europe Conference & Exhibition (DATE), pp. 441 – 446, 2015.
Doi: 10.7873/DATE.2015.0238 

[5.] Mhira S., Huard V., Jain A., Cacho F., Meyer D., Naudet S., Bravaix A., Parthasarathy C., « Mission Profile Recorder: An Aging Monitor for Hard Events », IEEE International Reliability Physics Symposium (IRPS), 4C3-1 to 4C3-5, 2016.
Doi: 10.1109/IRPS.2016.7574539

[6.] Mhira S., Huard V., Cacho F., Benhassain A., Jain A., Parthasarathy C., Naudet S., Bravaix A., « Dynamic Adaptive Voltage Scaling in Automotive environment », Outstanding Paper of IEEE International Reliability Physics Symposium (IRPS), 3A-4.1 3A-4.7, 2017.
Doi: 10.1109/IRPS.2017.7936279

[7.] Sivadasan A., Mhira S., Notin A., Benhassain A., Huard V., Maurin E., Cacho F., Anghel L., Bravaix A., « Architecture- and Workload- Dependent Digital Failure Rate », IEEE International Reliability Physics Symposium (IRPS), CR-8.1 CR-8.4, 2017.
Doi: 10.1109/IRPS.2017.7936357

[8.] Mhira S., Huard V., Cacho F., Benhassain A., Jain A. , Parthasarathy C., Naudet S., Bravaix A., « Dynamic aging compensation and Safety measures in Automotive environment « , IEEE International Symposium on On-Line Testing and Robust System Design (IOLTS), (Thessalonique), pp. 1-7, 2017.
Doi: 10.1109/IOLTS.2017.8046204

[9.] Bravaix A., Mhira S., Huard V., « FDSOI CMOS Technologies: New Resilient Digital Circuits Based on Adaptive Voltage Scaling for IoT Devices hardened against Variability and Aging », BIT’s 7th Annual World Congress of nano Science & Technology, p. 32; 2017. 

[10.] Mhira S., Huard V., Bravaix A., Benhassain A., Cacho F., Naudet S., Jain A., Parthasarathy C., « Cognitive approach to support dynamic aging compensation », Best Paper of International Tests Conference, Bangalore (Inde), pp. 1-7, 2017.
Doi: 10.1109/TEST.2017.8242042

[11.] Huard V., Mhira S., A. Bravaix, De Tomasi M., Trabace E., Enrici Vaion R., Zabberoni P., « Robust Automotive Products in Advanced CMOS Nodes « , Best Paper of IEEE International Reliability Physics Symposium (IRPS), 3A-2.1 3A-2.7, 2017.
Doi: 10.1109/IRPS.2017.7936277

[12.] Huard V., Mhira S., Barclais A., Lecocq X., Raugi F., Cantournet M., Bravaix A., « Managing electrical reliability in consumer systems for improved energy efficiency « , in IEEE International Reliability Physics Symposium, (IRPS), 3C.1-1 3C.1-7, 2018.
Doi: 10.1109/IRPS.2018.8353561

[13.]  Mhira S., Huard V., Arora D., Flatresse P., Bravaix A., « Resilient Automotive Products through Process, Temperature and Aging Compensation Schemes », in IEEE International Reliability Physics Symposium, (IRPS), 3D.1-1, 3D.1-7, 2018.
Doi: 10.1109/IRPS.2018.8353568

[14.] Huard V., Ndiaye C., Arabi M., Parihar N., Federspiel X., Mhira S., Mahapatra S., Bravaix A., « Key Parameters Driving Transistor Degradation in Advanced Strained SiGe Channels », in IEEE International Reliability Physics Symposium, (IRPS), P-TX.4-1, P-TX.4-6, 2018.
Doi: 10.1109/IRPS.2018.8353699

Best paper and invited papers

[15.] Bravaix A., Cacho F., Ndiaye C., Federspiel X., Mhira S., Huard V., « BTI and HC coupled damage in 28nm to 14nm FDSOI CMOS nodes », Invited paper in Workshop on Dielectrics in Microelectronics (WoDIM), pp.38-39, (Catane), 2016.

[16.] Huard V., Mhira S., Cacho F., Bravaix A., « Enabling robust automotive electronic components in advanced CMOS nodes », presented as a keynote in ESREF opening (Bordeaux), 2017.

[17.] Mhira S., Huard V., Bravaix A., Benhassain A., Cacho F., Naudet S., Jain A., Parthasarathy C., « Cognitive approach to support dynamic aging compensation », Best Paper of International Tests Conference, Bangalore (Inde), presented as invited paper at ITC-Dallas, 2017.

Livre et Chapitre
« Hot Carrier Degradation in Semiconductor Devices »
Edition: SPRINGER, Editor: Tibor GRASSER; ISBN: 978-3-319-08993-5., pp. 1 -245, 2015.
Doi:10.1007/978-3-319-08994-2

Bravaix A., Huard V., Cacho F., Federspiel X., Roy D.
« Hot-Carrier Degradation in Decananometer CMOS nodes: from an energy driven to a unified current degradation modeling by multiple carrier degradation process », in Hot-Carrier degradation in Semiconductors, Springer ISBN 978-3-319-08993-5, Ed. T. Grasser, Chapter 3, pp. 57-103, 2015.
Doi : 10.1007/978-3-319-08994-2-2