Laboratoire Micro & nano électronique

  1. Accueil
  2. Laboratoire Micro & nano électronique

Le laboratoire de micro & nano électronique

 

Les activités du laboratoire en microélectronique ont débuté en 1994 à l’ISEN Yncréa Méditerranée avec l’arrivée de A. Bravaix sur la fiabilité des filières CMOS avec D. Goguenheim, puis avec E. Kussener et H. Barthelemy sur la conception de circuits intégrés. En 2000 le laboratoire de l’ISEN est associé à la création du L2MP (UMR 6137) avec l’Université de Marseille sous la direction de M. Lannoo directeur de la Recherche de l’ISEN. C’est au cours de cette période que démarrèrent les premières thèses encadrées par Didier at Alain. En 2008, le regroupement L2MP/TECSEN a donné lieu à la création de l’IM2NP sous la direction de R. Bouchakour comme unité mixte de recherche (UMR 6242) à travers l’association du CNRS, de l’Université Paul Cézanne Aix-Marseille III, l’Université de Provence et l’Université du Sud Toulon-Var ainsi que trois écoles d’ingénieurs: l’Ecole Polytechnique Universitaire de Marseille, l’Ecole Centrale de Marseille et l’ISEN Yncréa Méditerranée. Depuis 2017, le laboratoire est dirigé par M. Jean-Luc Autran comme UMR 7334 entre l’AMU et l’UTV, qui de même est directeur du laboratoire commun avec ST Microelectronics le « Radiation Effect and Electrical Reliability » joint laboratory (REER), dont A. Bravaix est responsable de la partie Fiabilité Electrique.

Les doctorants sont encadrés par les enseignants chercheurs de l’ISEN Yncréa Méditerranée, diplômés HDR (Habilitation à Diriger des Recherches) et accueillis dans des laboratoires de l’ISEN Yncréa Méditerranée ou d’industriels de la région dans le cas de thèse CIFRE.

Les travaux de recherche développés par l’activité micro et nano électronique sont réalisés dans le cadre de contrats financés par des industriels régionaux, nationaux et pour certains internationaux (RESIST, IPCEI), ainsi que dans le cadre de partenariats collaboratifs issus des Pôles de Compétitivité.

Microélectronique – Fiabilité électrique

A. Bravaix, H. Pitard (Doctorant ISEN-IPCEI), T. Garba Seybou (Doctorant CIFRE ST Crolles), G. Hamparsoumian (Doctorant CIFRE ST Rousset)

Le laboratoire est centré sur des bancs de mesures et de tests électriques sur composants en boitier (A16442B), sur dispositifs, cellules digitales et circuits élémentaires sur plaquette sorties de fonderie (prober 300 et 200 mm). Des méthodologies de stress accélérés (tension, courant, cyles AC/DC) permettent d’extraire la durée de vie de dispositifs et circuits suivant des profils de mission et cyclage en température.

[Bravaix A., IEEE – IOLTS, 2016]

[Bravaix A., Microelec.Reliability, Vol.64, pp.163-167, 2016.]

Thématique

– Étude des matériaux semi-conducteurs, des diélectriques et contacts métalliques, fiabilité des composants en endurance et performance.

– Optimisation des process pour la fabrication des filières CMOS et BiCMOS entre la basse tension des cœurs et IO (low power) et la haute tension (smart power)

– Détermination des durées de vie pour les transistors, cellules, circuits numériques et analogiques élémentaires, les mémoires NVM (EEPROM)

Plaquette 12″ (300mm) – ST Microlectronics Crolles
Puce et effet thermique en fonctionnement

Réalisations

1994-1995 BULL S.A. contrat direct – Fiabilité porteurs chauds de la technologie CMOS du du Lot W14 BB 5942 14 WAG 1, (J521, H5L1) LG= 0.5µm.

1995-1996 Projet Européen JESSI AE82 – Fiabilité et vieillissement AC/DC des technologies CMOS LG= 0.5-0.35 µm (J522 et J620 XLM, J643 EGK – Jupiter).

1996-1998 Projet régional CREMSI (Ia) – ST Rousset, N° 26: Caractérisation des oxydes interpoly dans les mémoires EPROM/EEPROM

Projet régional CREMSI (Ib) – ATMEL ES2, N°18 Reliability Improvements for devices designed from CMOS node 0.35µm and below

1998-2000 Projet régional CREMSI (II) – ST Rousset N°14 : Fast Technique for Reliability Analysis of submicrometer CMOS (LATID vs. LDD).

1996-1997 Contrat Fiabilité avec ST Microelectronics (Crolles), filière H5 LDD CMOS avec LG= 0.5µm (VDD= 5V), Dégradation porteurs chauds en fonction du champ latéral.

1997-1998 Contrat Fiabilité avec ST Microelectronics (Crolles) filière H6 LDD CMOS avec LG= 0.35µm (VDD= 3.3V), ionisation primaire et secondaire (VB) en AC/DC.

1998-1999 Contrat Fiabilité avec ST Microelectronics (Crolles) pour la filière H7 LDD CMOS LG= 0.25µm (VDD=2.5V), Dégradation porteurs chauds DC et AC TPass.

1999-2000 Contrat Fiabilité avec ST Microelectronics (Crolles), filière H8 LDD CMOS avec LG= 0.18µm (VDD=1.8V), Dégradation porteurs chauds Wafer – J938YBB-16F7 ionisation primaire et secondaire (VB) en AC/DC.

2000-2001 Contrat Fiabilité avec ST Microelectronics (Crolles) filière H9 LDD CMOS avec LG= 0.18µm (VDD=1.8V), J938YBB-16F7 ionisation primaire et secondaire.

2001-2002 Contrat Fiabilité avec ST Microelectronics (Crolles) comparaison des filières 0.25-130nm CMOS et entre les dispositifs Low-Leakage (LL) et High-Speed (HS).

2002-2003 Contrat Fiabilité avec ST Microelectronics (Crolles) dégradation HC des filières NMOS 130nm, optimisation du champ latéral – J138FHD6.

2003-2004 Contrat Fiabilité avec ST Microelectronics (Crolles) pour la filière MDD 130nm dégradation HC dans le GO1-GO2 PMOS – wafer J203YB2 07A0

2004-2005 Contrat Fiabilité avec ST Microelectronics (Crolles), Dégradation porteurs chauds des MOSFETs canal N et P 130nm, dans le lot H9L1 wafer J203YB2 07A6.

2005-2006 Contrat Fiabilité avec ST Microelectronics (Crolles) pour la filière MDD 90nm CMOS comparaison de la dégradation NBTI et PBTI et effets de relaxation.

2006-2007 Contrat Fiabilité avec ST Microelectronics (Crolles) pour la filière MDD 90 nm N-Channel MOSFET’s – J138FHD62007- Effets des protections de grille

2007-2008 Contrat Fiabilité avec ST Microelectronics (Crolles) pour la filière MDD 65 nm N-Channel MOSFET’s – J138FHD62007- Durée de vie AC/DC.

2008-2009 Contrat Fiabilité avec ST Microelectronics (Crolles) Comparaison de la dégradation porteurs chauds et NBTI des filières 90nm et 65nm dispositifs GP vs. LP.

2009-2010 Contrat Fiabilité avec ST Microelectronics (Crolles) pour les filières CMOS C40 LG= 40nm (Q703GFZ), durée de vie en mode Off et modèle thermique HC-NBTI.

2010-2011 Contrat Fiabilité avec ST Microelectronics (Crolles) pour les filières C40 et 28nm FDSOI, modèle de durée de vie complet en énergie On/Off et sous mode AC.

2011-2012 Contrat Fiabilité avec ST Microelectronics (Crolles) pour les filières C28 et 28FD, à grille HKMG, dégradation NBTI et sous mode AC.

2012-2013 Contrat Fiabilité avec ST Microelectronics (Crolles) pour les filières 28FD et LP 24nm à grille HKMG, effet de VB (FWD/REV) sur la dégradation porteurs chauds.

2013-2014 Contrat Fiabilité avec ST Microelectronics (Crolles) pour les filières C28, effet de la largeur WG sur la dégradation NMOS et PMOS en AC/DC.

2014-2015 Contrat Fiabilité avec ST Microelectronics (Crolles) pour les filières FDSOI 28nm à 14nm, Optimisation de l’empilement de grille entre les lots Q340 et Q240 NMOS.

2006-2007 Projet CONTA avec Thalès-Avionics (Valence), Mesures TBS de la contamination de diélectrique mince dans les capteurs de pression/température.

2007-2008 Projet ARTHEMIS CIM-Conta, caractérisation électrique de l’influence des contaminants organiques et inorganiques sur les performances électriques des circuits.

2008-2009 Projet Focalisé avec ST Microelectronics (Rousset) sur la fiabilité des technologies CMOS avancées.

2009-2010 Projet COMET (FUI) avec la DGCIS sur la caractérisation électrique de l’impact des contaminants métalliques dans les technologies CMOS.

2009-2011 Projet NEXSAFE avec la société Nexess, le CEA, ID3 sur l’analyse de la fiabilité des technologies RFID utilisées sous forts rayonnements ionisants pour anticiper et renforcer par la conception des systèmes (balises et badges) en centrale nucléaire.

2013-2014 Contrat EADS (Suresnes) Fiabilité des technologies CMOS pour les applications Avioniques.

2014-2018 Projet Européen (CATRENE) RESIST sur la conception et le test de circuits numériques auto-adaptatifs pour contrôler la variabilité process des dispositifs à l’échelle nanométrique, les performances en fréquence et la consommation, puis le vieillissement en temps réel et à haute température, des circuits numériques CMOS.

2018-2022 Projet Nano 2022 IPCEI (1) avec ST Microelectronics (Crolles) sur l’optimisation et le vieillissement des technologies Low Power basse tension (CMOS) et smart power haute tension (LDMOS) pour les applications automotive

Thèses soutenues

Encadrement A. Bravaix (15)
  1. Mickael DENAIS (09-11-2005), Soutenue à l’Université de Marseille I

« Etude des Phénomènes de Dégradation de Type Negative Bias Temperature Instability (NBTI) dans les Transistors MOS Submicroniques des Filières Avancées CMOS « 

  1. Chittoor PARTHASARATHY (09-10-2006.), Soutenue à l’Université de Marseille I

« Etude de la Fiabilité des technologies CMOS Avancées : Application à la Simulation de la Fiabilité de Conception des circuits numériques et Analogiques ».

  1. Thierry DiGILIO (20-10-2006), Soutenue à l’Université de Marseille I

« Etude de la Fiabilité Porteurs Chauds et des performances des technologies CMOS 0.13µm – 2nm ».

  1. Damien LACHENAL (13-11-2007), Soutenue à l’INPG (Grenoble – Phelma)

« Etude des Mécanismes de Dégradation des Transistors MOS Haute tension des Technologies CMOS et BiCMOS avancées ».

  1. Adrien ILLE (16-06-2008.), Soutenue à l’Université de Marseille I

« Fiabilité des Oxydes de Grille Ultra-minces sous décharges Electrostatiques (ESD) dans les Technologies CMOS Fortement submicroniques ».

  1. Chloé GUERIN (10-10-2008), Soutenue à l’INPG (Grenoble)

« Etude de la Dégradation par Porteurs Chauds des technologies CMOS Avancées en Fonctionnement Statique et Dynamique ».

  1. Florence BELLENGER (29-11-2010), Soutenue à l’IMEC (Belgique)

« Investigation of the Electrical properties of Ge / High-K gate Stack ».

  1. Florian MOLIERE (25-11-2011), Soutenue à l’Université de Marseille I

« Fiabilité des Technologies Fortement submicroniques (DSM) pour les Applications Avioniques, Spatiales et Militaires ».

  1. Laurent BRUNET (08-03-2012), Soutenue à l’INPG (Grenoble – Phelma).

« Caractérisation Electrique et Fiabilité des transistors intégrant des diélectriques High-k et des grilles métalliques pour les technologies FDSOI sub-32nm ».

  1. Yoann MAMY RANDRIAMIHAJA (02-11-2012), à l’INPG (Grenoble-Phelma)

« Etude de la Fiabilité des Technologies CMOS Avancées depuis la création des défauts jusqu’à la dégradation des transistors et circuits ».

  1. Damien ANGOT (05-12-2014), Soutenue à l’INPG (Grenoble-Phelma).

« Fiabilité et Variabilité Temporelle des Technologies CMOS FDSOI-28nm, du Transistor au circuit Intégré ».

  1. Wafa ARFAOUI (24-09-2015), Soutenue à l’INPG (Grenoble-Phelma)

« Fiabilité Porteurs Chauds (HCI) des Transistors FDSOI 28nm High-K grille métal ».

  1. Marine SALIVA (02-10-2015.), Soutenue à l’INPG (Grenoble-Phelma)

« Circuits dédiés à l’étude des Mécanismes de Vieillissement dans les technologies CMOS avancées : Conception et mesures ».

  1. Cheikh NDIAYE (07-07-2017), Soutenue à l’INPG (Grenoble-Phelma)

« Etude de la Fiabilité de type Negative Bias Temperature Instability (NBTI) et par Porteurs Chauds (HC) dans les filières CMOS 28nm et 14nm FDSOI ».

  1. Souhir MHIRA (13-04-2018.), Soutenue à l’INPG (Grenoble-Phelma)

« Méthodes innovantes de gestion Statique et Dynamique de la Fiabilité Electrique des Circuits CMOS M40 et 28FD sous conditions réelles d’utilisations (HTOL) ».

Encadrement D. Goguenheim (8)
  1. Céline TRAPES (16-01-2004), Soutenue à l’Université de Marseille I

« Etude expérimentale des phénomènes de dégradation sous différents modes d’injection dans les oxydes ultra-minces (< 5nm) pour la microélectronique »

  1. David PIC (03-05-2007), Soutenue à l’Université de Marseille I

Etude de la fiabilité de l’oxyde SiO2 dans les dispositifs CMOS avancés et les mémoires non-volatiles

  1. Christelle BENARD (11-10-2008), Soutenue à l’Université de Marseille I

« Etudes phénomènes de dégradation des transistors MOS de type porteurs chauds et Negative-Bias Temperature Instability (NBTI) » 

  1. Grégory DELAFOSSE (16-12-2011), Soutenue à l’Université de Marseille I

« Auto-assemblage de fullerènes C60 sur surfaces d’oxyde de silicium et d’or fonctionnalisées NH2 »

  1. Sabrine TLILI (17-07-2012), Soutenue à Aix Marseille Université

« Etude des cinétiques et des équilibres d’adsorption des composés organiques volatils et semi-volatils présents dans l’atmosphère des salles blanches sur les composants microélectroniques en cours de fabrication » 

  1. Sophie d’AMBROSIO (26-06-2013), Soutenue à Aix Marseille Université

« Les interactions d’échange dans le semi-conducteur magnétique dilué ZnO.Co »

  1. Marion CARMONA (04-03-2015), Soutenue à Aix Marseille Université

« Fiabilité des transistors MOS des technologies à mémoires non volatiles embarquées »

  1. Shiyu QIN (02-02-2016), Soutenue à Aix Marseille Université

« Effet électrique des contaminants métalliques dans les dispositifs microélectroniques avancés »

Prober 300 mm – Mesure WGFMU – ISEN Yncréa Méditerranée (REER)

Matériel

  • 4 bancs automatisés de mesure et vieillissement :
    1 probe station 12″(300mm), 2 probe stations 8″ (200mm), 1 probe station 5″ (127mm)
  • Analyseurs paramétriques (2x) HP4145, (x1) 4155B, (x2) 4156C et à mesures rapides B1500-B1530 mesure rapide WGFMU (1µs-1ms) basse tension (£ 10V) Low Power
  • B1525 mesures haute tension HV-SPGU (±40V, 400mA) pour smart power
  • Mesures en boitier Agilent 16442B et wafer sous pointes (Karl-Suss)
  • I(V), C(V), G(V) 20Hz-1MHz, Charge-Pumping (2 et 3 pulses), Stress AC (2 et 3 pulses), DC alternés, mesures rapides (1µs – 1ms) avec B1530 et 100µs (B1525)
  • DLTS (spectroscopie de transitoires)
  • Mesures TDDB (Time-Dependent Dielectric Breakdown), NBTI (Negative Bias Temperature Instability), TBS (Thermal Bias Stress) et technique de la Grille flottante
  • Mesures en température T=77°K – 450°K / étuvage à 300°C

    Offres de service

    Etudes fiabilité et usure (Wearout) AC/DC des filières CMOS sous porteurs chauds (HC), Instabilité en température (NBT, PBT, TVS), claquage des diélectriques TDDB (SILC, SBD, HBD). Expérimentations sur wafer ou en boitier.

    Etude AC-DC sur transistors, cellules et circuits CMOS élémentaires

    • Optimisation technologies : étapes process (dopage, recuit, structure, design), mesure de mobilité, paramètres DC (VT, IOn/IOff, S, Gm/ID, PDC…) et AC (PAC, fosc, tcom…), effet quantique
    • Techniques accélérées de durée de vie (ALE) sous mode DC/AC et en température
    • Application de la technique Quasi-Statique (10Hz – 15 Mhz)
    • Comparaison des filières CMOS en qualité Process/Performance/Robustesse sous contrainte AC/DC et en température.
    • Caractérisations et Mesures de quantité de défauts (NIT, Not, NHT et relaxables Nre)
    • Mesure de bruit en 1/f

    Etudes sur la fiabilité des diélectriques de gille,

    • Oxydes ultra mince à épais (1.3nm à 20nm), diélectriques High-K Metal gate
    • Courants de fuite Stress-Induced Leakage Currents (SILC), charging, effet d’antenne, mémoires EEPROM flash (NOR, NAND)
    • Claquage doux (SBD) et franc (HBD), modèles statistiques (Poisson, Exponentiel, Normale and Log normale, Weibull et multimodales)

    Microélectronique – Conception Analogique/Numérique

    E. Kussener, M. Teib (doctorante CIFRE ST Rousset)

    Le sujet de recherche est de concevoir des circuits analogiques et numériques qui représentent un intérêt dans l’industrie pour le domaine de la basse consommation, de la très basse puissance, incluant la récupération d’énergie multi sources (piézoélectrique, vibrationnelle, photovoltaïque et thermoélectricité) pour l’IoT et le Big Data, pour la communication sécurisée dans les applications sans contact et le domaine biomédical.

    Thématique

    • Développement de modules de batteries à récupérateur d’énergie (BMS) de type multi sources,
    • Conception de circuits avec le développement de solutions analogiques basse puissance pour la gestion d’énergie en mode nano power (technologie nano Watt) pour microcontrôleur
    • Développement de systèmes de mesure très basse puissance (ULP) pour le suivi environnemental temps réel à base de capteurs (GPS, T, P, RH, RCO2, UV).
    • Circuits et systèmes embarqués dédiés aux applications médicales.
    Réf. de tension LP CMOS 90nm à amplificateur différentiel
    Design du circuit avec une surface de 0.03 mm2

    Réalisations

    1998-1998 Contrat CG13 (Phases I et II) avec ST Microelectronics (Rousset). Mémoires NVM (Erevna), conception d’un cœur sécurisé de processeur ARM7 TDMI avec mémoire Flash.
    2000-2000 Projet MAGE avec ST Microelectronics (Rousset). Interface de puissance, référence de tension, courant basse consommation et sécurité des circuits.
    2003-2007 Contrat MEDEA avec ATMEL sur une nouvelle méthodologie de conception nanowatt dédiées aux applications smard-card (CMOS 0.15µm).
    2010-2011 Projet CAPUCINE – ANR. « Réalisation d’un capteur 6 axes (accéléromètre 3 axes et magnétomètre 3 axes dit 3A3M) à base de nano fils de silicium. »
    2012-2012 Projet BIOP ministère de la défense. « Développement d’un prototype portable de recueil et d’analyses de données cardiaques ».
    2011-2014 Projet OSEO ProSECUR32 Pôle de compétitivité – IM2NP, « Solutions Communicantes Sécurisées sur processeur 32 bits ».
    2012-2015 Projet DBS-PLASTICITY – ANR, avec IBDM, le laboratoire EA 3845″Stimulation cérébrale profonde chronique du noyau subthalamique dans des modèles de la maladie de Parkinson chez le rongeur
    2012-2015 Projet MADNEMS (LETI, IM2NP), avec le LETI, LVA, Neurelec et l’IM2NP sur la « Détection Par Jauge Electromécanique à Nano files de Silicium (NEMS) ».
    2013-2016 NEWPASS comme projet CATRENE avec Gemalto, CEA-Leti, ID3 semiconducteurs, NXP et ST Microelectronics sur le « Développement d’une plateforme technologique pour le traitement de e-passport ».

    Prototypes réalisés à l’ISEN Yncréa Méditerranée (Projet PLASTICITY)

    Principe d’accroche du prototype sur la tête du rat.

    Thèses soutenues

    Encadrement E. Kussener (12)
    1. Vincent TELANDRO (23-11-2007), Soutenue à l’Université de Marseille I

    « Conception d’un système d’alimentation intégré dédié à la sécurisation des cartes à puce ».

    1. François RUDOLFF (25-11-2008), Soutenue à l’Université de Marseille I

    « Méthodologie de Conception Nanowatt dédiée aux Applications Smard-Card ». 

    1. Fabrice GUIGUES (29-11-2009), Soutenue à l’Université de Marseille I

    « Conception de Structures analogiques Nanowatt en Technologie CMOS Standard ».

    1. Anass SAMIR (21-01-2013), Soutenue à l’Université de Marseille I

    « Conception de solutions basse Puissances et optimisation de la Gestion d’Energie de Systèmes dédiés aux Applications mixtes ».

    1. Florian BARRAU (16-12-2014), Soutenue à l’Université de Marseille I

    « Etude d’une solution de localisation dans un réseau de capteurs sans fils ».

    1. Eric SAVARY (23-04-2015), Soutenue à l’Université de Marseille I

    « Conception et intégration d’une électronique de conditionnement pour un capteur audio à base de nano-fils de silicium »

    1. Julio AGUILAR (15-06-2015), Soutenue à l’Université de Marseille I

    « Conception d’un générateur de valeurs aléatoires en technologie CMOS AMS 0.35µm ».

    1. Nicolas BOREL (03-12-2015), Soutenue à l’Université de Marseille I

    « Evaluation d’injection de fautes Laser et conception de contre-mesures sur une architecture à faible consommation »

    1. Marc LACRUCHE (21-07-2016), Soutenue à l’Université de Marseille I

    « Caractérisation sécuritaire de circuits basse-consommation face aux attaques par laser » 

    1. Benoit COURAUD (11-12-2017), Soutenue à l’Université de Toulon

    « Optimisation des transferts d’énergie pour les systèmes connectés : application aux systèmes RFID communiquant en champ proche à très haut débit »

    1. Elie COURDOUAN (17-12-2019), Soutenue à l’Université de Toulon

     » Développement d’un module BMS multi-sources harvesting »

    1. Manon FOURNIOL (17-12-2020), Soutenue à l’Université de Toulon

    « Traitement embarqué de signaux issus de capteurs pour les systèmes de réveil acoustiques et les dispositifs magnéto-inertiels de capture de mouvement »

    Prototype testé sur carte (Projet MadNEMs)
    Capteurs et ASIC sur support unique (Projet CAPUCINE)
    Microphones à MEMs (Projet MADNEMs)

    Matériel

    • Logiciels d’aide à la conception : Chaînes CADENCE, HSPICE (modèles)
    • Analog Artist – ELDO (analogique) / Verilog-XL,
    • SYNARIO (numérique, VHDL, FPGA),
    • Model Sim-VHDL, Leonardo Spectrum, NC Sim, FPGA (Numérique),
    • MATLAB, Chaîne PROTEL,
    • Circuits analogiques/numériques CMOS low power : ampli. basse tension, oscillateur RC CMOS rapide, convertisseur DC/DC, démodulateur RF 13.56MHz,
    • Cryptographie : Intégration d’algorithmes ou systèmes de sécurisation
    Solution pour l’oscillateur dans le circuit intégré
    Effet d’un tir Laser sur une jonction PN polarisée en inverse (Nwell/Psubstrat).
    Plans anatomiques transversal, longitudinal et sagittal du corps humain.

    Offres de service

    • Conception de circuits analogique/numérique ULP-LP, basse fréquence, …
    • Interface de puissance pour les applications Smard-Cards et biomédicales
    • Programmation STM32 – XCUBE.
    • Simulation sous environnement Cadence.

    Contactez le responsable du laboratoire

    Alain BRAVAIX

    Alain BRAVAIX

    Responsable d'activité - HDR

    Visite 3D